这让我想起了多年前帮实验室修杜邦线，一根一根的用烙铁把断线焊回去……
现在opus版本有更新吗？我记得之前移植opus时，opus的AEC要求回采信号超前mic信号0~8ms之间，超过后，AEC效果会明显劣化……
DRC限制在-3到-6之间，实际产品上很难做到，除非后级还有一级数字增益，或者可以动态设置PVDD幅度。不过确实DRC介入越少，对音质的影响越少……
硬件I2C那问题，其实降低速率并不能解决问题，只是降低发生概率罢了，最好的方法是提高中断优先级，把I2C中断设置成最高优先级就行……
意思是，用定时器 + IO电平检测做占空比检测，不是常规的PWM输入捕获模式进行占空比计算？……
奇怪了，你板子并没有外挂晶振，sysclk是22m左右是怎么算出来的？用的内部高速IEC二分频分出来的？……
现在很多小板子，一个元器件的丝印都不写，因为放不下了，电阻电容都用上了01005。而且有些原厂的demo板也不写任何元器件编号，每次我看着也头大……
【我踩过的那些坑】DRC使用位置错误导致的问题-电子产品世界论坛好多年前踩的坑，某些场景下算坑，某些场景下又不算坑，就看怎么使用……
做消费类音箱和耳机，基本上绕不开EQ DRC Gain之类的参数调试。在常规的设计中……
