我用q2的core做了个锁相环，输入时钟50兆，输出三路皆为100兆的时钟，相移参数我都设成了10ns，然而仿真出来的图却有一路与另外两路时钟相位不一致，如下图所示，请问这是为什么……
在synplify综合后的.edf文件中我找到了如下一段代码：
(cell dram (cellType GENERIC)
&……
我程序中使用了ISE的core generator生成的双口ram，在synlify的工程中综合，对这个core添加了黑盒子（black box）属性，为什么综合完成后在Techn……
问题已解决。方法是在synlify的工程或者ISE的工程中添加调用core generator时生成的.xco文件~~我一直以为只要在建工程时只要把用core generator生……
我的程序中使用了ISE的core generator生成的双口ram，我想使用synplify作为综合工具，然而从ISE中调用synplify综合的话综合是在后台进行的，只有综合完……
ISE报的错误怎么看不全啊？在什么文件中可以看全？
……
Thank you all the same~~……
我使用synplify pro的Show Critical Path功能，得到如下图所示的结果：
我想请教一下：把Slack Margin设为0ns 后，图中所示模块中标……
