用ISE自带仿真器仿真，观察状态机的状态信号，发现有一个状态标记成了红色，如下图，这是什么意思啊？
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以前只用过插入法使用ILA核来观察信号，现在想用VIO核来产生一些激励，苦于找不到相关例程，在此开贴求助，谢谢~……
另外综合前最好把keep hierarchy属性选上，这样在chipscope中信号名的可读性会强些。……
确实有些信号是没法显示的，应该是被综合掉了，貌似可以通过在代码中加综合属性的方法可以解决，如syn-keep、syn_preserve等可以防止需要的信号被综合掉，我也不太会用，你……
行为仿真又叫前仿真或功能仿真，不带延时信息，而布局布线后仿真含有器件和走线延时，更接近真实情况，两种仿真是不一样的。
FPGA开发初期需要通过行为仿真来验证可行性，因为行为仿真抽……
最近在读xilinx的一篇应用文档《Incremental Design Reuse with Partitions》，其中有这样一段话：
&……
我使用了synplify pro 的compile points的约束，在对工程的每个子模块（module）添加scope文件约束时弹出如下所示警告，请问是怎么回事呢？
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我以前仿真都是编辑波形的，工程复杂后确实很麻烦，所以现在都用testbench。如果是些简单的工程的话编辑波形也还是挺方便的。do脚本文件还不太会，现在时间很紧，好多东西都来不及学……
恩，谢谢！不过这个工程很简单，就一个时钟输入，完全没必要写testbench，直接用modelsim的波形编辑（create wave）就可以仿真，我现在无论用哪种方式仿真都看不到……
下面附上我使用modelsim仿真的简单流程，请版主鉴定一下是否有问题，谢谢！
1.建工程，添加仿真文件，编译。
project页：
library页：
f……
