我刚开始用fpga的时候也没有管IO的数目，傻傻的定义了近1000个端口信号，然后傻傻的用quantusII综合，然后傻傻的等待了4个多小时才综合完，然后换回了5万+个警告-_-!……
我的代码中对片内ram有存取操作，仿真时想看一下ram中内容的变化。用modelsim做时序仿真时mem页内ram内容是按地址倒序显示的，如下图所示：
而我在功能仿真时就是按……
我觉得你可以看下设计工具里自带的template，里面有很多基础模块的功能代码，比如计数器、移位寄存器等，这些代码都写得比较标准，很有指导意义。……
时序很让人头疼啊~调了一个礼拜了还是有问题，大家一起交流，问题解决了分享经验：）……
我有个模块的端口定义如下：
entity delay_25u is
Port ( clk100 : in STD_LOGIC;……
我用synplify综合，在添加sdc约束文件时的时钟约束页如下图所示：
其中只有第一项是时钟信号，而其他的都不是，请问为何会将这些非时钟信号识别为时钟信号呢？
这样会有什……
如下图，我的后仿信号列表中有很多dcm信号，然而我的模块里根本没用到dcm啊，这是怎么回事？
……
我用modelsim做时仿出图如下：
以前做功能仿真时我是通过观察一些相关的内部信号来确定出现不定态的原因，现在做时仿，内部信号的名字被工具改得面目全非了，几乎找不到想要观察……
