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今日你签到了吗?论坛动态

来自 论坛2011-03-30 14:43

RE: Verilog 內，使用如下語法，差異為何？

感謝！ 但是…有哪些是 Altera & Xilinx 共用的 語法？？……
来自 论坛2011-03-29 18:37

Verilog 內，使用如下語法，差異為何？

Verilog 內，使用如下語法，差異為何？ 或用在何處？ /* synthesis preserve = 1 */   /* synthesis k……
来自 论坛2011-03-22 13:58

RE: 高速电路板设计技术（分享）

thanks……
来自 论坛2011-03-22 01:02

RE: 数字万用表电路图集

thanks……
来自 论坛2011-03-22 01:00

RE: LED基础知识培训手册

thanks……
来自 论坛2011-03-22 00:59

RE: 急！急！急！跪求verilog取模方法

目前想到的… 可先試 table 的方式 x y z 1 10 10 2 10 20 3 10 30  ... ...……
来自 论坛2011-03-11 13:49

請問是否有 LVDS 相關資料？？ & 高速訊號處理？?

請問是否有 LVDS 相關資料？？ & 高速訊號處理？?……
来自 论坛2011-03-11 13:18

RE: Modelsim SE 6.5完整版及其破解方法和破解文件下载

解壓後…為何不能用？……
来自 论坛2011-03-10 17:55

RE: DA和AD转换电路图

感謝……
来自 论坛2011-03-10 17:54

RE: 多级放大电路图

感謝……
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