jeffreychen

工程师

今日你签到了吗?论坛动态

来自 论坛2011-05-02 22:44

RE: Verilog parameter Question

感謝! 我再試試!……
来自 论坛2011-04-29 15:15

Verilog parameter Question

如下 .v source code module CMPx_1to4p (a,v1,v2,v3,v4,o); parameter width = 12; inpu……
来自 论坛2011-04-20 13:25

RE: 关于奇数分频的实现问题

你可以試著使用一些 DFFE  去設計出奇數分頻的方式!……
来自 论坛2011-04-19 21:45

RE: 在quartus ii里仿真怎么产生一个冲激信号啊

不懂何義! 不是拉個0或1的波形就可以了嗎?……
来自 论坛2011-04-19 21:43

RE: 一天征服傅立叶变换(分享)

thanks...……
来自 论坛2011-04-19 01:37

RE: FPGA设计经验

thanks……
来自 论坛2011-04-13 10:37

RE: 状态机的相关问题,懂得留步,呵呵

總共有幾個狀態? 如果你的狀態不是很多 可以直接考慮用 DFFE 的方式去做狀態改變! 一級串一級的方式,每一級即表示一個狀態 不然這種狀態機太制式,我不太喜歡用!……
来自 论坛2011-04-13 00:15

RE: 請問設計 FPGA 的習慣

現在還有人在使用  Quartus 畫圖的方式來做 設計嗎?……
来自 论坛2011-04-13 00:13

RE: 状态机的相关问题,懂得留步,呵呵

狀態機沒有使用 Level 的方式去做 狀態的改變! 這樣會使得狀態機內的狀態一直在改變! 只要 Counter ,Reset , Data 變化,即改變狀態 有可能你模擬的……
来自 论坛2011-04-11 14:11

RE: 請問設計 FPGA 的習慣

一般也先用紙筆畫出框架,畫完後,可能會用某些軟體去畫出架構圖 但是,後來覺得,為何不直接使用 Quartus 畫圖的方式去畫出架構圖 一畫完架構後,就可馬上模擬,不會多花時間!……
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