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2011-08-12 23:58
pwm Verilog 程式
浏览:2807 | 回复:1 | 最后回复人:
dreamjsc
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2011-07-18 19:24
Verilog question
浏览:2006 | 回复:1 | 最后回复人:
dreamjsc
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2011-07-15 23:58
同时 32个 30MHz CLK 同时动作 !!
浏览:2637 | 回复:2 | 最后回复人:
antonine
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2011-07-07 00:02
電路分析, 一個 OP 當成 buffer 輸出 後接一個 電晶體電流放大電路
浏览:4850 | 回复:3 | 最后回复人:
jackwang
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2011-05-25 09:15
Counter use rising & falling clock
浏览:2800 | 回复:2 | 最后回复人:
Jason_Zhang
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2011-05-05 18:29
parameter 如何設定 const 的長度??
浏览:3274 | 回复:9 | 最后回复人:
jeffreychen
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2011-04-29 15:15
Verilog parameter Question
浏览:2832 | 回复:3 | 最后回复人:
jeffreychen
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2011-04-11 13:25
請問設計 FPGA 的習慣
浏览:3298 | 回复:7 | 最后回复人:
ernesto1209
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2011-03-29 18:37
Verilog 內,使用如下語法,差異為何?
浏览:6362 | 回复:4 | 最后回复人:
Jason_Zhang
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2011-03-11 13:49
請問是否有 LVDS 相關資料?? & 高速訊號處理??
浏览:3322 | 回复:4 | 最后回复人:
zwflove01
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