becoll

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今日你签到了吗?我的帖子

来自 论坛2009-11-08 16:33

使用chipscope时为什么没有可用时钟信号?

浏览:11331  |   回复:4  |  最后回复人:Jason_Zhang
来自 论坛2009-11-08 09:22

testbench中如何描述复杂无规则类型信号的激励?

浏览:3420  |   回复:4  |  最后回复人:Jason_Zhang
来自 论坛2009-11-07 14:38

关于时序约束两问

浏览:2263  |   回复:2  |  最后回复人:becoll
来自 论坛2009-11-06 16:15

程序中未定义的接口处于什么状态?

浏览:3959  |   回复:5  |  最后回复人:占士哈顿
来自 论坛2009-11-03 09:06

modelsim可以保存仿真多长时间的波形

浏览:8328  |   回复:6  |  最后回复人:Jason_Zhang
来自 论坛2009-10-31 16:38

如何用VHDL或Verilog最简洁地描述出一种逻辑功能(详见正文)

浏览:15887  |   回复:40  |  最后回复人:火与冰
来自 论坛2009-10-28 10:35

modelsim如何固定仿真信号显示的顺序?

浏览:5359  |   回复:3  |  最后回复人:Jason_Zhang
来自 论坛2009-10-27 15:50

modelsim是否可以保存仿真结果?

浏览:4714  |   回复:3  |  最后回复人:Jason_Zhang
来自 论坛2009-10-27 15:41

信号release是一个什么状态?

浏览:3951  |   回复:6  |  最后回复人:271303204
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