4.2.8 条件操作符 条件操作符根据条件表达式的值选择表达式，形式如下:cond_expr ? expr1 : expr2如果cond_expr 为真(即值为1)，选择expr……
第五章 门电平模型化本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。5.1 内置基本门 Verilog HDL中提供下列……
5.3 多输出门 多输出门有:buf not 这些门都只有单个输入，一个或多个输出。如图5-3所示。这些门的实例语句的基本语法如下:multiple_output_gate_t……
4.2 操作符 Verilog HDL中的操作符可以分为下述类型： 1) 算术操作符 2) 关系操作符 3) 相等操作符 4) 逻辑操作符 5) 按位操作符 6) 归……
4.2.2 关系操作符 关系操作符有：* >（大于）* <（小于）* >=（不小于）* <=（不大于） 关系操作符的结果为真（1）或假（0）。如果操作数……
4.2.6 归约操作符 归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有:* & (归约与)如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结……
4.1.7 存储器单元 存储器单元从存储器中选择一个字。形式如下：memory [word_address]例如：reg [1:8] Ack, Dram [0:63];. . .……
第四章 表 达 式本章讲述在Verilog HDL中编写表达式的基础。表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用。4.1 模块 操作数 操作数可以是以下类型中……
4.1.2 参数 前一章中已对参数作了介绍。参数类似于常量，并且使用参数声明进行说明。下面是参数说明实例。parameter LOAD = 4'd12, STORE = 4'd1……
3.8 参数 参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：parameter param1 = const_expr1, ……
