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来自论坛2016-03-01 10:33

FPGA用户IO口采集信号求助

我采用sparten6芯片采集一路数字信号，信号连接到FPGA的一个IO口上，当FPGA里没有烧写任何程序的时候该IO口可以用逻辑分析仪测到信号，但当FPGA里烧写程序的时候该IO……

来自论坛2015-08-27 10:12

ISE环境下使用Verilog进行设计出现问题请教

我在ISE14.7中使用Verilog设计一个RAM写功能模块的时候遇到警告如下： Par:288 - The signal ram_addr_bus<0&……

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