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今日你签到了吗?论坛动态

来自 论坛2013-07-23 10:03

菜鸟求助：VHDL计数器设计问题

利用大频率时钟对小频率时钟采样，来判断大频率时钟的频率范围。计数器计数出错 process(Clk_9MHz,Rst,En,Clk,Cnt5) &nbs……
来自 论坛2013-07-18 09:58

RE: FPGA工程师面试试题集锦

想学习一下！ ……
来自 论坛2013-07-18 09:45

RE: 使用synplify综合遇到的两点疑问

你好，请问你这两点疑问中的第一个问题是怎么解决的，我现在遇到的跟你的这个问题一模一样，谢谢！ ……
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