//PLL复位信号产生，高有效
//异步复位，同步释放
wire pll_rst; //PLL复位信号，高有效
reg rst_r1,rst_r2;
alw……
哦，为啥不做FPGA了？？现在做什么呢，主要是为了采集数据，数据发送的波特率有9中情况，看资料说是用PLL比较精确，就想看能用PLL实现不。顺带问一下，有没有波特率自检测方面的设计……
要实现波特率范围从 9.6 kb/s到 12 Mb/s，共分 9 档这个功能，用fpga内的PLL可以实现不？我看用Cyclone EP1C的好像只能输出两个供内部使用……
用FPGA烧写程序时是用JTAG口烧sof文件，AS口烧pof文件，用论坛活动的开发板，CPLD是只能用JTAG口烧pof文件，是CPLD没有用AS口？还是我烧写方式不对啊。。。……
51大神，要是多来点进阶的实验就好了。
譬如状态机，譬如同时驱动多个外围逻辑IC
……
