youngrady的论坛动态

来自论坛2013-06-26 22:52

RE: FPGA/CPLD 数字电路设计经验分享

查看一下，大家一起交流提高……

来自论坛2012-11-27 23:01

多谢回复，因为顶层文件是原理图形式的，在低版本的QII中直接打不开看来以后要用HDL来做顶层文件，这样可移植性好点……

来自论坛2012-11-26 21:09

hdl语言描述的文件是可以打开的主要在于.bdf文件，我用9.0的打不开被12打开过的工程，有什么办法可以解决吗，还是说只能装高版本的求教，万分感谢……

来自论坛2012-11-12 18:13

关于同步设计夏宇闻《Verilog 数字系统设计教程》第2版P16页讲到，同步时序逻辑是指表示状态的寄存器的值只可能在唯一确定的触发条件发生时刻改变........……