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今日你签到了吗?论坛动态

来自 论坛2012-06-19 10:22

与 Synplicity 和 Exemplar 的交叉探测

Xilinx Alliance 软件 3.3.06i 版 (3.1i SP6) 或更高版本均已得到增强,包含了与 Synplify™/Synplify Pro 和 Le……
来自 论坛2012-06-19 10:21

Design Tips for HDL Implementation of Arithmetic Functions

This application note provides design advice for implementing arithmetic logic functions i……
来自 论坛2012-06-19 10:18

维护可重复的结果

This white paper describes design flow concepts that can help to maintain repeatable timin……
来自 论坛2012-06-19 10:17

Spartan-6 fpga定位并重新定位使用指南

This white paper discusses targeting guidelines and other considerations needed to achieve……
来自 论坛2012-06-19 10:15

取得优先权 - 将您的设计尺寸缩小 50%

本白皮书介绍了一种大家很少注意到的设计技巧。该技巧可以让您的 FPGA 设计尺寸和性能发生重大变化。FPGA 触发器上的控制信号具有优先权。如果您能学会编写符合优先权要求的代码,结……
来自 论坛2012-06-19 10:15

得到智能重置组合:考虑的是当地,而不是全球性的

Applying a global reset to your FPGA designs is not a very good idea and should be avoided……
来自 论坛2012-06-19 10:13

利用 SRL16E 节省成本

本白皮书提供了实例,用于帮助您了解 SRL16E 的性能和使用方法,以便提升设计性能并将设计成本降低一个数量级。 wp271.pdf……
来自 论坛2012-06-19 10:12

无需板仿真即可估计实际的输出时序

本技术文档能够在无需板级 IBIS 或 SPICE 仿真的情况下,帮助设计者获得更精确的 I/O 时序数据。 直到最近,Xilinx 才把输出列入集总容性负载中。 然而,由于上升和……
来自 论坛2012-06-19 10:07

数字锁相环 (DPLL) 参考设计

本应用指南和参考设计使用最少的外部元件和 Virtex™-4 剩余资源提供了数字锁相环 (DPLL) 解决方案。 DPLL 的性能比大多数集成的混合信号解决方案更出色。……
来自 论坛2012-06-19 10:03

解决数兆兆位及更高的网络挑战

在当今模块化网络和电信设计领域中,与很多不同的、不断变化的接口(板内和板间)保持同步越来越困难了。 每个制造商对于连接的器件都有其自己的设计方法。 为了满足用户的需要,我们必须要支……
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