我用的版本是ISE13.1，FIR Compiler是5.0，设置跟你几乎是一样的，仿真没有问题。……
你的数据流并不是一个时钟周期打入一拍的话，将Input Sampling Frequency与Clock Frequency确实没有必要设置为同一频率，那你输给FIR滤波器的数据率……
另外，COE文件是可以识别小数的，没有必要量化为整数作为滤波器系数。你的滤波器系数量化为整数后，显示的通带增益近110dB，也实现的滤波器是不符合的，虽然只差一个倍数。……
你的问题就是IP设置没对，第一幅图中Input Sampling Frequency与Clock Frequency设置为相同即可。你input Sampling Frequenc……
IP的使用如果没有问题，你先检查一下数的表示。送入FIR滤波器是有符号的还是无符号的，是多少位宽？从FIR输出的信号位宽是多少，你取的多少位？另外，你是怎么验证出来的数据有问题的。……
如果你MATLAB的仿真结果与FPGA输出的结果相差太大的话，说明你IP的使用方式有问题！Xilinx的FIR这个IP Core肯定是没有问题的！我使用过多次这个IP！……
对于慢速信号，是没有影响的。因为DDR输出2.5V的高，3.3V的IO电平也会判别为高。但对于高速信号却是有影响的，其建立保持时间要求会更严格。……
数组在FPGA中，是用存储器实现的。存储器有地址线与数据线，数据线决定数据的宽度，地址线决定数据的长度。存储器由于地址只能是一维的，所以IEEE库中没有二维的数组。但如果实现在用二……
PLL的配置，一般只需要输入频率、输出频率、是否使用时钟buffer等，出频率比较容易，只要步局步线能过。……
