看了一下datasheet，这个IP还是挺复杂的，既然Vsize和Hsize都是模块的寄存器，如果程序中对寄存器的配置正确，应该不会出现这个问题。我只能建议再检查一下程序！……
我也做Xilinx的嵌入式设计，不过，目前还在学习阶段！我也没有用过VDMA模块！弱弱的问一下，Vsize和Hsize可以在XPS中配置么？是不是XPS中没有配置好！……
变粗是因为噪声，但引入噪声的原因很多。并且，放大信号的同时，噪声也得到放大；如果你输入的信号噪声就不好，经放大后，噪声当然也不会好啦！……
如果怀疑是软件安装或破解的问题，换一个ISE版本安装，试一下。……
串并转换前后，输入的数据速率（比特率）本来就等于输出的数据速率。只是波特率（码元速率、符号速率）会减小。
例如：输入信号位宽为4位，波特率为20MB，则数据速率为80Mbps；经……
帮你把问题转过来，原问题如下：
问题：FPGA的时钟问题
如果通过一个串并变换的模块，要求输入的数据速率和输出的一样，应该怎么样实现呢……
下面是数字钟的要求，大牛们就不用看这种入门级的程序了，适合于FPGA或Verilog的初学者！
数字钟
要求：
1．输入10HZ的时钟；（提示：对已有kHz频率时钟进行分……
遇到过类似的问题，但不晓得如何解决。可以先换台电脑试试！ ……
这个问题是比较麻烦的！24位数中，高位都是符号位，符号位有几位，取决于你数的大小。你希望只保留一位符号位，但滤波器系数的变化，与输入信号的变化，都会影响输出！选择的原则，就是截取数……
