你的clk是从外部管脚输入的信号？检查一下clk这根信号线。。。。，不晓得你咋个连的，因此不知道错在哪儿。……
Debussy没有用过，觉得modelsim用起来方便……
请问你要选择的IP名字是什么？我用的ISE12.1，都可以实现你要的功能。IP名字为：Clock Wizard。ISE12.2，对Spartan6肯定有倍频的IP，你好好找一下吧……
又等了一个小时，终于PAR过了！不晓得为啥需要这么久的时间，大多数情况下都是MAP这一步比较花时间！……
今天综合一个ISE工程，ISE版本为12.1。综合了几次都是Implement的最后一步，place and route一直过不了，这上步等了一个小时都过不了。没有Error，并且……
建议用两个LDO，并且尽量减小电源之间的干扰。因为PLL是FPGA的时钟模块，时钟是数字电路的核心，如果时钟出现抖动或不稳定，可能会引起整个数字电路的不稳定。这个影响有多大，取决于……
没有遇到过，百度了一下，看看这篇能不能帮上忙
http://www.cnblogs.com/oomusou/articles/1268440.html……
