大家好，
大家有没有使用过XILINX的千兆以太网，我用的是V5的片子。
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哦~ 那就是只用设计一个50MHz左右的晶振供个时钟就可以了
MIG还有update管脚功能的啊，这个好，我去找找去，谢谢啊，以后有问题还要请教一下你……
哦~，DCM有这个区别，刚开始接触xilinx，我没有实际用过它
你的说法有道理，都是外部时钟输入，
不过我又担心它会报错说不能这么使用，以前设计ALTERA的时候就碰到过一些……
主要我担心的是：
在MIG中选了使用DCM和PLL了，所以其他很多DDRII核用到的时钟都在内部直接使用……
Xilinx的ML506板卡上的设计就是通过外部供给的，用25M晶振由一个内置VCO的时钟芯片产生200MHz时钟供给FPGA。
不过我想，由FPGA内部产生的200MHz应该也……
呵呵，到时候一起讨论
我刚开始做XILINX，以前做的是ALTERA的
你的意思是DDRII模块两个系统时钟在外围硬件上只设计了模块操作频率的那个系统时钟，而供到idelay_……
你的板卡上也设计了DDRII吗？用的是什么FPGA？
有设计一个200MHz的系统时钟吗？……
昨天我研究了一下MIG生成的引脚分配，发现它的分配规则是由你选择的bank的第一个引脚开始，按dq0，dq1，…顺序往下排的，引脚的顺序呢是根据其差分引脚名的顺序走的……
