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菜鸟

今日你签到了吗?论坛动态

来自 论坛2010-07-15 01:10

RE: 关于V5的DDR2核用户接口读数接口的问题

仿真很方便的,xilinx都给写好了,原型调用不用你写,很复杂,sim文件夹里有一个sim_tb.v吧好像,具体名字可能记不对了,人家都给你写好了,仿真那个example的和仿真u……
来自 论坛2010-07-15 00:54

RE: FPGA的功耗

在generate bit。。。那一项上右键----选属性,里头可以找到unused IOB, 具体的记不清名字了,这个电脑上没得ISE,你先找找……
来自 论坛2010-07-15 00:49

RE: 请问一下关于XILINX里MIG的使用

晕,你怎么又在我的另一个贴里回复了, 对,你在MIG里就勾选上DCM就可以了,省很多事, 然后使用板级提供的100MHz时钟锁出一个200MHz时钟和一个操作时钟就可以了。……
来自 论坛2010-07-15 00:44

RE: 关于V5的DDR2核用户接口读数接口的问题

1.  最好使用与数据同源的时钟,或者使用比被采样信号频率高出很多的时钟(适用于有些情况,同源是最好的,但高时钟可采到毛刺等不确定现象),175MHz彩出来如果是8'h5……
来自 论坛2010-07-14 01:29

RE: 关于V5的DDR2核用户接口读数接口的问题

两三百M的频率没问题的。……
来自 论坛2010-07-14 01:28

RE: 关于V5的DDR2核用户接口读数接口的问题

不好意思这几天没上论坛。 1. 模组型号的选择,我说的参数按照你的目标DDR修改就是指这个型号的选择,在选择型号的时候,型号列表里没有你的目标模组的型号的话,要选用一个参数比较相……
来自 论坛2010-07-08 00:03

RE: 关于V5的DDR2核用户接口读数接口的问题

回复besomeone【4楼】: 总结一下你的问题: 1,DDR初始化已完成,但读数出的数与写入的不同,错误较多; 2,MIG的device选的不是目标DDR,是否有影响……
来自 论坛2010-07-07 00:27

RE: 关于V5的DDR2核用户接口读数接口的问题

初始化phy_init信号是否已拉高? MIG生成的example design是否已经跑通? 使用DDR模型搭建仿真是否正确? 已给你发邮件,但一些不是十分复杂的问题,我想……
来自 论坛2010-06-22 01:15

RE: LCD12864 在Spartan-3E实现教程和代码(分享)

这个是好东西……
来自 论坛2010-06-22 01:14

RE: 使用chipscope时为什么没有可用时钟信号?

使用综合属性keep一下那个clk看看, 如果clk是输入端口,那就定义一个带keep属性的wire由clk assign过来,再试试。 还不行可加buffer尝试,或添加dc……
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