自己写了一些verilog模块，想封装成IP核或者类似的黑盒，以防误改，也可以给别人用（但是不想让别人看到源码），请教有什么方法吗？……
大虾们，VHDL模块直接二维数据传递，经常想用二维数组来定义端口。但标准的IEEE库里面，没有这种定义？怎样使用自定义类型定义输出端口，有用过的吗？ 也就是说定义二维数组的输入……
但是多片AD转换的结果不可能一起采集传输啊，肯定有个时间间隔，这个个时间隔间只要满足AD转换结果保持时间内就可以啊，在AD转换结果没有丢失前采集AD转换结果就行了啊……
FPGA对多片AD同步数据采集，每个AD有16通道，每次只使用一个通道，两片以上AD可以同时工作，2片AD同时工作，3片AD同时工作或者4片AD同时工作，甚至更多片；我有这样的……
我的程序如下：EMP3032ATC44-10的引脚怎么分配，先谢过哦，主要是控制时钟的引脚怎么分配？拜谢了，我是新手不懂，谢谢好心人哦！
LIBRARY IEEE;
USE I……
