可能是这么一个原因：
'include ""语句将Annotate.v包含到了模块Test里，在执行Test.v时，就会对Annotate.v进行预处理，也就……
在夏老师的书里有这么一个例子：
'include "Top.v"
'include "Block.v"
'include "……
在夏老师书上看到两个例子，没明白，请教网友下：
1：
always@(a or b)
case(a)……
就不多说了，喜欢的就下载吧
Verilog HDL A Guide to Digital Design and Synthesis, Second Edition.rar……
夏宇闻的Verilog教程里是这样说的：
第一步先将操作数的第一位和第二位进行与、或、非运算；第二步将运算结果和第三位进行与、或、非运算，以此类推，直至最后一位。
实在不能理解……
其实就是一个异或门后面加上一个带异步复位的D触发器，前者算组合，后者算时序
这句算是点醒我了，谢谢了，呵呵……
