并不是编译出了问题，编译是可以编译过的。
在设计中我使用了IP CORE , 用6.0版本可以实现我的逻辑设计，时序是对的。
但是版本成7.2后，编译……
当年电子设计大赛我也是做这个题目，结果没有成功，用的是FPGA来实现，结果就是因为等效采样那里出来问题。……
想学习VHDL， 就买一本实例比较多的书，每天把它上面的程序写一下编译就可以了
刚开始学的时候就是这样开始的……
如题：
我曾经请教ALTERA的技术支持，他们说要我看看时序……
我认为你说的不对，相对与Verilog来说，VHDL更具有硬件描述语言的特征，虽然Verilog用起来很方便，但我感觉它就像是接近了软件。而且它的描写格式不像VHDL那样严格！
……
