我以前设计过UART
网上的程序有个小小BUG 你该该就可以了
在发送的那个程序里 ……
也可以用LogicLock,不过对于lcell延时，那么精确可能有点难。……
其实也不难
要进行1ns那么小的相移 可以让时钟经过两个非门 用门的延时去做 这个延时很短 ，但时间没有办法估计；
还有一种方法……
DDS其实很简单，要想实现方波的DDS，其实就不用它写的那么复杂了。……
问题是：
你的外部晶振是50M，要倍频到80M，你的锁相环倍频系数是怎么设计的？
锁相环的倍频系数不……
我想问题应该是：
你的锁相环输入是50M，倍频到80M，这个倍频系数你是怎么设计的？
锁相环的倍频不是随心所欲，它是有规定的系数！……
楼上的说的对，
我向是锁存信号的触发点与信号的变化之间时间太短，以至于可能锁存不到信号。……
