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今日你签到了吗?论坛动态

来自 论坛2009-03-31 11:09

RE: 用CPLD实现2400分频程序

用modsim仿真结果会不会好点？试过之后再发图过来...……
来自 论坛2009-03-31 11:07

用CPLD实现2400分频程序

rt，分频是在quartus仿真时，仿真结果不清楚，不知道在实际中会怎么样？ module divid(clk_out,clk_in,rst_n ); output ……
来自 论坛2009-03-30 09:18

RE: 为什么还要再次定义寄存器变量呢？

wire是不能赋值的，程序中需要对输出赋值……
来自 论坛2009-03-30 08:49

RE: Cyclone器件全局时钟尽在掌控

 都没有图，lz能不能呢个再上传一次呢？……
来自 论坛2009-03-27 15:26

关于Verilog HDL中的赋值语句

连续赋值与过程赋值的区别：    过程赋值 ……
来自 论坛2009-03-27 15:26

关于Verilog HDL中的赋值语句

连续赋值与过程赋值的区别：    过程赋值 ……
来自 论坛2009-03-27 15:23

RE: 为什么还要再次定义寄存器变量呢？

学习了................……
来自 论坛2009-03-27 09:50

RE: VHDL任意整数分频例程【经典】

要是verilog就好了。。。。。。。。。。。……
来自 论坛2009-03-27 09:10

RE: 将许多个相同的单元链接起来，用什么方法呢？

延时链由延时单元，如d触发器等链接而成的……
来自 论坛2009-03-27 09:09

为什么还要再次定义寄存器变量呢？

module compare_n ( X, Y, XGY, XSY, XEY); input [width-1:0]  X, Y; output  XG……
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