关注此贴，望Jason_zhang早日帮你解决……
今天看到max7000的介绍说，引脚到引脚的延时为3.5ns，怎么解释呢？……
实例化一些器件的时候，版本更新后，管脚名会有变化
个人意见.....……
但是我在quartus中编译有问题，后来改成.out(test.out)编译通过....
感谢jason_zhang……
在cpld中用lcell延时，怎么用verilog语言实例化一个lcell，还有，我在原理图中调用lcell后，在quartus中仿真为什么看……
在顶层模块和部件联系的时候，顶层和部件的描叙是不是只能分别在不同的.V文件中呢？能不能写在一个.v文件中，如果能，改怎么写呢？请各位大虾指教……
呵呵，没有用modsim仿真，直接下载到cpld中看的波形，确实是5kHz的波形！……
