不客气，能和大家一起学习一起交流，我就觉得很开心……
chipscope是需要在时钟边沿进行采样的，所以必须给它接如一个有效时钟……
在Verilog语言最难弄明白的结构中“非阻塞赋值”要算一个。甚至是一些很有经验的工程师也不完全明白“非阻塞赋值”在仿真器（符合IE……
今天正好看到Quartus II 9.0的破解程序，转过来给楼主吧。
Altera.QUARTUS.II.v9.0.Full 的破解器,可以成功安装使用,放心下载……
写Testbench时牢牢记住一点就行：testbench是软件，严格按照verilog的语义，不必考虑它的硬件可实现性，所以尽量用高层的语言来实现……
按下面的写法就可以了。其中CLK和DDI之间的关系我未处理，你自己处理吧。
`timescale 1ns / 1ps
initial
begin
……
刚想起，你说的“b信号脉宽离两个CLK还差一点”的原因可能是你在仿真时的a信号不是和CLK同步的，如果你用Quartus II仿的，并且你的仿真激励使用波形……
modelsim 9，楼主确定有这个版本的吗？好像最新的才6.5的啊……
ISE中的时序约束主要是在UCF文件中做的，用TCL脚本写的。我也不了解。
可以参考一下我发的一个帖子
ISE约束手册
http://forum.eepw.com.cn/……
你已经是高级会员，可以自己下载了啊。
这个文件应该是可以正常下载的，除非你的网络问题或者EEPW服务器的原因。……
