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来自 论坛2019-01-18 11:45

FPGA中用verilog怎么实现变量保持

求问一下有没有语句是保持变量的的,就是当满足条件时,对变量赋值,当不满足条件时,变量数值保持,这个保持操作怎么写实测如果什么都不写的话,变量的值会乱飘……
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