我发过类似的帖啊
个人觉得ADI编程容易上手点，可能是因为自己用ADI吧，没用过TI的。。希望有机会快要尝试下。……
155.52MHz时钟，想在内部产生77.76M和19.44M时钟，是用FPGA内的PLL好内，还是用写组合逻辑进行分频好？？
二者有什么差别？？二者产生的时钟都设置到全局时钟上……
总结下做SDRAM碰到的问题~
1。对SDRAM操作，要求模式转换！比如从brust变到single，再变到brust，看datasheet说在initial过程中需要8个aut……
当FPGA与并行DA,AD等芯片接口时. 传输或接受一个CLK 和 DATA[N:0] 在有几个控制信号CTL0, CTL1等是很常见的情况. 在这种环境中,……
在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,……
Gen_Quartus_Vwf_Mif.rar
最大特点：可以从文件中导入数据到mif文件中，从文件中导入数据到vwf文件的输入总线中。
对于在QuartusII中做前期仿……
问我两个时钟域
独立晶振
一个10m一个15m
10m向15m的传输数据
问怎么实现
我说小数分频成10m内部时钟，再采样
求正解……
当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。竞争的结果若导……
一、HDL不是硬件设计语言
过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看……
