本文章探讨一下FPGA的时序约束步骤，本文章内容，来源于配置的明德扬时序约束专题课视频。
时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行……
近年来，随着科技的飞速发展，从“制造”向“智造”转型的故事正在全球迅速上演。无论是井然有序的自动化工厂还是数字化的信息管理系统，无一不在彰显智造时代的到来。然而智能制造这件事……
本文作者在开源实习中参与了openEuler社区QA SIG的工作，以下分享关于openEuler软件包加固测试的经验。
关于SIG-QA
作为一个热门的操作系统，open……
在FPGA设计中我们经常会遇到对一个信号进行延时的情况，一般只延时一个或几个CLK时，通常是直接打拍，如果要延时的CLK较多时，我们会选择移位寄存器IP核，而有时为了方便，我……
FPGA的开发流程是遵循着ASIC的开发流程发展的，发展到目前为止，FPGA的开发流程总体按照图1进行，有些步骤可能由于其在当前项目中的条件的宽度的允许，可以免去，比如静态仿真过程……
如果您在 DO-254 指导下使用 FPGA 进行设计，那么这些指导原则是必须的。
需求可追溯性是一种经过充分验证的软件开发实践，它改进了软件项目管理，使软件团队能够在预……
SystemVerilog的RTL综合子集
SystemVerilog既是一种硬件设计语言，也是一种硬件验证语言。IEEE SystemVerilog官方标准没有区分这两……
基于运用EDA技术，以FPGA器件为核心，用Verilog HDL硬件描述语言来设计各个功能模块，采用DDS直接数字频率合成技术设计信号发生器，通过CPU控制每个采样点的输出……
软件定义无线电 （SDR） 出现后，射频 （RF）
世界彻底改变。这些设备将射频行业的主要技术范式从固定和笨重的模拟电子设备转变为灵活紧凑的基于软件的信号处理，显着增加了商用现……
