这个是modelsim库的问题，楼主可以参考这个
http://bbs.****.com/BLOG_ARTICLE_2038711.HTM
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估计是程序未分配引脚，软件中将未使用引脚设置上拉了。……
首先最重要的，查查TCK与TMS是否在最远端有做AC匹配，
其次，看看TDI在串入的第一片FPGA TDI有无做终端匹配。
识别不了主要原因应该是信号……
低成本是针对ASIC而言的，
关于ASIC你可以自己百度下。
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你若能刚好找到合适的触发条件，不需要很深的采样深度，
采样深度取决于FPGA内部RAM大小，深度过大会影响代码时序。
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板级验证综合布线下载单次周期长；
代码中有问题，有可能会损坏器件；
加入debug或者chipscope会影响设计本身的时序；
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assign Y = (A^B) | C;
或者直接例化逻辑门，A、B作为异或输入，输出和C接或门输入，或门输出就是Y。
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看看各种通信协议、接口的实现，有时间可以研究下高速信号传输。……
