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zby199088
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2013-11-17 23:24
RE: 招聘高校联络官(含通讯录)
我所在学校:北京理工大学 所学专业:信号与信息处理 大学/研究生年级:研究生一年级 目前主攻方向:DSP+FPGA混合异构、SAR成像 ……
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2013-10-27 16:55
RE: 一天征服傅立叶变换(分享)
顶一个!正需要!……
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2013-10-27 16:39
RE: 《设计与验证:Verilog+HDL》--这本书让你强化你的代码风格,迈向准高手必读
感谢分享!……
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2013-10-27 16:26
RE: 《FPGA/CPLD应用设计200例》---精通这些例程,你就是专家了
顶一个!感谢分享!……
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2013-10-10 16:02
RE: 强大的工具——FPGA Editor(一)
顶一个~~谢谢分享~……
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2013-07-10 20:52
RE: 【通知】Xilinx Zynq 交流群已开辟,入群有奖
求加入。。……
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2013-07-10 20:51
RE: 【一点一滴学嵌入式Linux】活动(学号查询)
想要跟着学习。……
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2013-05-05 22:01
RE: 为什么加法器生成很多个之后就不能布局布线呢
三克油……
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2013-05-05 22:01
RE: 为什么加法器生成很多个之后就不能布局布线呢
三克油……
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2013-05-05 22:00
RE: 为什么加法器生成很多个之后就不能布局布线呢
加法器没有复位只有一位4输入,另一位四输入固定,延迟为0个cycle,还有个cin,cout和s就没了,手工布局么?……
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