用教程里面的测试程序试试吧，排除程序问题，注意管脚分配！……
你找本verilog的语法书，看看有关模块例化的章节！……
模块当然可以例化，你找本verilog的语法书，找有关章节学习一下吧，我之前发过的帖子里面有发过verilog方面的书籍。……
标注有问题，那里标注有问题呀？SDRAM我是测试过的，没问题的。……
我提及做过高速设计并非想表现出自己有多高深，只是想表达在高速电路设计中不提倡使用状态机设计的观点，不提倡使用也是个人习惯和个人观点，如果你认为有道理可以采纳，如果没道理或者不对，也……
先找本verilog的书把基本语法熟悉一下吧。另外再了解下数字电路的基础知识，如果连基础知识都不了解，只能越学越糊涂，效率很低，不能带着单片机的编程思想来学FPGA！……
状态机是数字电路基础，但并不是时序逻辑的全部，状态机往往用来做控制，不用状态机就不能实现时序逻辑设计？我觉得你还是对时序逻辑设计不够了解吧，状态机设计不过是时序设计中的一种罢了，像……
状态机后续教程都会讲到的，我觉得对于初学者来说，前期最好不要接触状态机，不利于理解FPGA的并行操作。特别是在高速数字设计中，状态机很少用到的，速度太慢！……
