FPGA的时钟输出是CCLKP和CCLKN，现在有个工程里面引脚分配的时候就没有DDR_CLK这个信号。
意思就是DDR2里就没有DDR_CLK这个……
FPGA的时钟输出是CCLKP和CCLKN，现在有个工程里面引脚分配的时候就没有DDR_CLK这个信号。
意思就是DDR2里就没有DDR_CLK这个……
学习FPGA需要对FPGA的内部结构很了解吗？
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我用的是Micron的MT47H64M16芯片，在学习的时候暂时发现两个问题，比较困惑，希望大家能够帮我解答一下。谢谢啦。
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我不知道在哪设置那个积分，汗。还以为默认的不要积分。……
[hid][/hid]Design for Embedded Image Processing on FPGAs.pdf
大家多多支持，免积分。回复一下喽。
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我所在学校：陕西科技大学
所学专业：控制理论与控制工程
大学/研究生年级：研二
目前主攻方向：FPGA机器视觉
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