lidonglei1

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今日你签到了吗?论坛动态

来自 论坛2012-03-19 11:17

RE: lidonglei1 Robei FPGA进程贴

哦 看到了，谢谢啊……
来自 论坛2012-03-16 13:20

RE: 夏宇闻著作《从算法设计到硬线逻辑的实现》（分享）

好东东……
来自 论坛2012-03-16 13:18

RE: 如下人员获得100元经费补助

瞧瞧……
来自 论坛2012-03-16 09:59

RE: lidonglei1 Robei FPGA进程贴

哦 原来是这个样子，求3.0！……
来自 论坛2012-03-15 15:09

RE: 审批通过者名单（截止至3月15日10点）

好长啊……
来自 论坛2012-03-14 22:58

RE: 求助！求解！

高手！v5哇 第一种方法要倍频到多少？ 第二种方法没看懂，xilinx怎么实现？ 非常感谢……
来自 论坛2012-03-14 17:48

求助！求解！

怎么用20M系统时钟分出1.024M时钟？……
来自 论坛2012-03-14 14:07

RE: lidonglei1 Robei FPGA进程贴

不对。。。可能是我的问题，之前传的两个工程都没这毛病。。。呵呵……
来自 论坛2012-03-14 13:59

RE: lidonglei1 Robei FPGA进程贴

robei 2.1 好像有BUG。。。。我想用它连线生成顶层文件。。可是连好线后一复制代码线就都没了。。。。这周就更新这个吧，照片和工程文件我整理下，过会儿上传。。。……
来自 论坛2012-03-14 09:58

RE: 请教把verilog代码封装成IP核

xilinx CORE Generate 在开始ISE design tools/tools里，没用过。。。楼主用完可以分享下经验……
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