1.打开文件
integer file_id;
file_id = fopen("file_path/file_name");
2.写入文件
//$f……
timescale
在Verilog HDL 模型中，所有时延都用单位时间表述。使用`timescale编译器指令将时间单位与实际时间相关联。该指令用于定义时延的单位和时延精……
比较老了，但对FPGA的结构和设计思想还是一定的指导作用。
★华为FPGA设计高级技巧Xilinx篇.pdf……
Verilog HDL数字设计与综合（第二版）
第一部分 Verilog 基础知识
第1章 Verilog HDL数字设计综述
1.1 数字电路CAD技术的发展历……
各厂商综合工具，对HDL综合时都定义了一些综合属性这些属性可指定a declaration,a module item,a statement, or a port connect……
FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的……
