电子书：FPGA数字信号处理设计教程-system generator入门与提高
内容提要
本书主要介绍基于FPGA数字信号……
固定频率有两种：第一种是生成IP时，频率就固定，即频率是不可重配置的，这样的话可以不要控制模块；第二种是频率是可编程的，即上电只配置一次频率，之后保持不变，这样的话仍需要控制模块！……
还有种方法，不知道是否可以满足你的要求！
用parameter定义bit的长度width，再用parameter定义常数ConstA,ConstA用width和{{}}运算得到！……
ISE12.1下载见：http://forum.eepw.com.cn/thread/182858/1……
你现在生成的只是一个DDS模块，当然需要写一个控制DDS输出的模块！在控制模块中把WE与DATA的时序写好！
你程序中dds1模块是没有任何意义的，因为它完全等同于mydds……
既然Virtex II不支持MIG，要么换FPGA，要么自己写DDR的接口时序！
不过DDR要工作在266M，时序约束比较麻烦！
首先需要描述DDR的时序（逻辑设计），……
这样就清楚多了！首先你应该是单通道输出，所以A的低4位一直为零！你只是想输出一个频率，则相位偏置寄存器也可以不管！所以A的最高位可以一直为零，即一直指向相位增量寄存器！至于DATA……
