请教个问题：#这个东西不能综合，为什么几大FPGA厂商的官方例程中却经常出现？
例如：
// counter
always @(posedge ……
额~解决了，代码修改如下：
module operation(
input clk_1M,
inp……
使用ISE编译一个verilog HDL代码文档出现如下警告：
WARNING:Xst:737 - Found 8-bit latch for signal <count&……
非常感谢winthony的解答。第二个问题中，几个文件虽然都可以显示出来，但是不像网页标签那样并排到顶部。期待可以解决的办法。……
有几个问题请教大虾：
1、同一个芯片，输入两个不同的时钟频率。要使用这两个时钟的翻转信号。这两个时钟产生的翻转信号会有相同的延时吗？
2、
如何让编辑区窗口顺序全部排列出来……
