嗯 看RTL级 那个 还没有优化掉 还是按照 写的 来实现的 到下面 就是被优化掉了……
嗯 的确可以
总结下 我原来那个 也是可以的 我看错拓扑结构了
应该 是看RTL viewer 如下图……
写成你这样 ，我出来的 还是 原来那样的 结果啊 不知道是怎么了……
书的下载链接Verilog HDL数字系统设计.pdf
闲来 ，搞个组合逻辑，想实现如下 图示的逻辑关系
写……
古人有云 ，工什么什么的，必先什么什么的。
对于altera的学下来说 ，工具是就编译平台，仿真平台，还有下载工具。前软后硬啊。。。
quartusI……
