论坛里问技术性问题太少了，只能分享些资料，如果这些不算，还发了些技术性的经验技巧，这下应该够了吧！……
在FPGA开发中，经常性会遇到整个系统不止一个时钟，如果需要在两个时钟间交互，则需要时钟切换操作，通常可以分为控制信号和数据信号的跨时钟域处理。
(1)控制信号：此种信号一般……
共有5种：
（1）single clock pad --> IBUFG --> BUFG --> clock d……
在使用modelsim时，有时会出现几个问题：
（1）打开modelsim软件时提示错误或者是在compile或者simulation时提示出现无法找到verilog/VHDL ……
数字通信(第5版) http://book.360buy.com/10710557.html
好活动啊，支持！希望论坛越来越好……
能请大牛们讨论一下如何根据FPGA器件特性编写HDL代码，比如复位，对应器件应写成同步或者异步、高电平或低电平有效的复位；根据DSP资源为位宽大小，代码中则如何编写等问题？
让咱……
