标志位在计数模块置1后，在输出脉冲后又要求将标志位置0，但是在verilog语言里面不允许在两个模块中对同一变量赋值，烦恼啊！……
想在fpga上，用verilog编个脉冲计数器。当计算输入的脉冲个数为某一数值的时候，就发出一个脉冲信号，要求发出的脉冲信号脉宽为100ns左右
编了几天都没有结果，能……
是不是发错板块了？7026是AD公司的arm开发板……
在设置7026P0口输出低电平的时候，输出却是1V左右的电压；但我同样设置其他口，如P1口输出0时，却是0V左右，究竟是怎么回事？望高手指导！……
只要lcell延时大概相同就可以了，看有些资料说，在chipplaner里面调节lcell的相对位置，就能大概做到每个lcell基本延时相同……
在引脚设置是，默认的是LVTTL，不知道如果输入介于0.8～2V之间的时候，是高电平还是低电平呢？
另外，不知道HSTL电平下，什么是高低电平呢？……
想做个延时链，延时时间越短，计时分辨率也就越高
刚才做了几个测试，延时大概在0.3ns左右……
