时钟用在fpga内部的，使用pll的话，相移可以到ps级，可惜输出端太少了，呵呵
不过门级延时到也算是一个方法……
频率都是200M，每路时钟的相位差1ns，至少要5路时钟……
楼主，没收到啊
zsy5710@126.com谢谢……
rt，但是PLL只有三个输出，而且每个PLL都需要不同的时钟输入脚，这时给这么办呢？……
一直在想，对于底层lut与触发器究竟是怎么样构成各种数字电路的，如果能从chip planner中观察到的话，就方便很多了……
呵呵，这么看来只能在原理图中一个个画了，谢谢了……
