如果不要求实时的话，把数据先保存到计算机上，然后再计算，就比较准确了……
你这个求得不是平均数，而是做了个滤波器。
因为每个数对最终值的加权系数是不一样的，第一个数是1/2^(几万)，最后一个数是1/2……
这样就可以。这是Verilog语法，与综合工具或仿真工具无关
TOP ( A,B,C,D )
input A,B;
output C,D;
CMPx_1to4p&n……
只能给你思路，代码还是自己写吧。一上来就要代码可不好
先用系统时钟对输入信号计数，比如输入信号一个周期占400个CLK，那么如果要四倍频的话，就对系统时钟做75分频就可以了。……
哦。我用MIG3.4生成的，example design导入后顶层文件和testbench的端口不匹配。而用user design的就可以。
那你就在user design的……
你是要对信号倍频呢？还是对时钟倍频？
一般对时钟倍频只能用DCM和PLL……
应该是没有符合Testbench中的example_top接口的模块吧？……
这个问题应该是找不到模块。
你的工程中是否把Testbench下的顶层模块加入了？……
MIG3.6，这么高的版本啊，你用的ISE13.1吗？
我之前只用过MIG2.1的，我记得example design应该是可以直接仿真的。可以做一个状态机与DDR2 IP进……
