if、case、while、for等高级编程语句只能出现在initial和always的过程块中。所以改成下面这
样的就可以了。
module andd(a,b,out);
……
有点不解jpp的话，CPLD还有自带内部时钟和PLL的吗？有的话，能告知型号吗？……
既然Tony说是好东西，那我就先下下来看看吧。……
#5 a=b同样只在仿真时有效，指的是延时5个单位时间，例如'timescale 1ns /100ps，就是延时5ns，对于综合器来说，#5将被忽略，因为硬件的延时与具体的硬件结构……
` timescale 1ns /100ps，仅在做仿真时有效，综合器并不理会，因此与晶振没有任何关系。仿真与综合是两码事。……
其实那道竞赛题最难的不在数字部分，无论是FPGA、DSP还是MCU都容易实现。难在模拟，在于高频电路信号间的抗干扰。……
是的，CPLD内含时序电路时，需外接时钟（如有源晶振或其它时钟信号），只有组合电路时，可以不接时钟。
更正一下楼主的说法，逻辑包含组合逻辑和时序逻辑。因此楼主问题中的&ldquo……
确实看不见图，不过无妨，只要知道了器件，基本就知道怎么做了。PB375貌似仿CH375做的，只用过CH375，很方便的USB接口芯片，可以免费申请，资料也很全。……
