关键是读懂ADS62C17的接口时序，然后用状态机描述接口，看仿真结果……
verilog或VHDL就是鼓励做RTL设计的，而且设计工具也逐级向着应用层和系统层发展，着就好比C等高级语言和汇编的关系，当应用复杂时，用DFFE就很困难了。
FIR Fi……
“數位電路”，jeffreychen是香港的还是台湾的呢？……
小数分为定点小数和浮点小数，如果是定点比较容易，直接扩大10^N变成整数，计算完成后，再缩小10^N就可以了……
要比较熟悉verilog才行啊。把历年竞赛题中需要FPGA的题目做做……
