开发板都差不多吧，要扩展性好一些的。主要根据你的钱包选择。
可惜我不卖开发板，不然就给你推荐了，呵呵。……
把你的脚本文件中的add wave注释掉就可以了。……
不客气，能帮到你就好。
Modelsim很好很强大，可以不支持进程重载，没法开两个Modelsim，有点遗憾。……
这样的话，赋值高阻就可以了，就与总线断开，也就是release……
可以啊，你把仿真结果按一定的顺序显示后，保存为wave.do文件，然后再你的脚本文件中添加do{wave.do}，就可以了。这样要显示的波形的属性就保留下来了。……
你的release不是指verilog中的force/release语句吧？
猜你的意思，release的话，赋个高阻就可以了。……
你保存的do文件只是要显示的信号的属性，保存这个还是有用处的，至少不用每次都重新设置信号属性。
你要的波形数据在vsim.wlf文件中，这个文件是自动保存的，在工程目录下，直接打……
芯片只是一个载体，没有入门难易之分，主要是考虑价格。
Altera的话，考虑Cyclone和Cyclone II
Xilinx的话，考虑Spartan 3
就是酱紫……
你们的作品是哪一方面的呢？如果需要帮助的话，可以上EEPW来问问，会有人帮你回答的。……
