超低抖动时钟合成器的设计挑战

超低抖动时钟合成器的设计挑战

摘要：该应用笔记提出了超低抖动时钟合成器的一种设计思路，其目标是产生2GHz时钟时，边沿之间的抖动< 100fs。分析和仿真结果表明，要达到这一抖动指标，设计难度远远高于预期。关于元器件变量和折衷方案的讨论为进一步的研究提供了线索……

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