zcgeek

助工

今日你签到了吗?论坛动态

来自 论坛2016-03-07 09:09

RE: USB2.0接口verilog源代

有USB2.0IP核吗?在FPGA里面的……
来自 论坛2016-01-26 17:32

RE: PhysDesignRules ERROR

当我在cdc文件中添加少量信号时,可以生成bit文件,但cdc信号数量有300(两个PORT)个左右时,就不可以生成bit文件了。如果把cdc工程去掉,也是可以生成的。经过验证是跟……
来自 论坛2016-01-25 23:20

PhysDesignRules ERROR

PhysDesignRules:2100 - Issue with pin connections and/or configuration on block:<U_ila……
来自 论坛2015-11-27 16:30

CY7C68013USB固件程序

USB68013固件程序可以从芯片导出来吗? ……
来自 论坛2015-11-27 16:28

RE: USB2.0接口verilog源代

USB68013固件程序可以从芯片导出来吗?试过没有啊 ……
来自 论坛2015-11-25 12:07

ISE软件中绑定管脚有几种方式

绑定管脚有文件方式的导入吗?文件支持txt格式吗?……
来自 论坛2015-09-15 10:11

DDR2的仿真

在modelsim仿真ddr2时,出现了这样的ERROR:memory overflow,You must increase the MEM_BITS parameter or d……
来自 论坛2015-07-16 10:31

RE: CORDIC计算三角函数(附verilog代码)

Pdf中只有状态机结构的流程图……
来自 论坛2015-07-16 10:21

RE: CORDIC计算三角函数(附verilog代码)

流水线结构和迭代结构的结构框图没附上,这在程序的理解上会增加困难,图的说明更加直观,清晰,不知道版主是否有这个结构图的说明文档……
来自 论坛2015-05-08 14:34

RE: RE: AD9516-4时钟芯片配置

你要看vco输出在不在规定的范围之内……
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