bly5668的论坛动态

来自论坛2015-11-20 14:05

CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？

CPLD VHDL中一般都是在有高频时钟输入时，用计数的方式产生分频信号，我现在是要一个频率约为2HZ时钟信号的低电平期间产生多个脉冲，比如2000个，有点类似于单片机中低电平片选……

来自论坛2015-11-11 09:08

怎下不了？ ……

来自论坛2015-11-10 23:06

求怎么解压……

来自论坛2015-11-10 23:03

我将这5 个部分都下下来了，解压不了呀，……

来自论坛2015-11-10 22:43

好得很，多多益善……

来自论坛2015-11-10 19:51

学习学习……

来自论坛2015-11-10 19:15

学习……

来自论坛2015-11-10 18:59

这个书很有下一下的必要……

来自论坛2015-11-10 18:56

好得……

来自论坛2015-11-10 18:47

如何下载下来学习一下子呢？……

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