becoll

工程师

今日你签到了吗?论坛动态

来自 论坛2010-11-26 00:37

RE: 求助verilog语言的问题

不用改啊,硬件电路都是二进制的,定义的只是显示方式的问题,实际上还是二进制,直接用好了……
来自 论坛2010-11-21 00:21

synlify生成的sdc文件为何不能用于timequest?

synplify生成的sdc文件和timequest使用的sdc在语法上不通吗?为何在timequest里不能用?……
来自 论坛2010-11-13 01:27

RE: Modemsim仿真

可以编辑波形的,记得是点信号右键选create wave 命令,不过使用很不方便。写测试激励好很多。……
来自 论坛2010-10-31 01:49

求stratix系列fpga加密的具体方法说明

看到网站有博文介绍stratix系列fpga可以加密,不太清楚具体操作过程,比如密钥如何产生,如何通过quantus加载。。。求具体说明文档 thanks~……
来自 论坛2010-10-31 01:44

核电压与时序性能的关系

一些型号的fpga支持可选内核电压,核电压越低,功耗越低,但时序性能也同时降低了。也就是功耗和性能是对矛盾。 感觉电压低,达到0或1的阈值电平就该更快,性能应该越好才对 不太明……
来自 论坛2010-10-30 00:48

RE: 终于把自己卖了

恭喜牛人zhang~……
来自 论坛2010-10-07 23:41

RE: 信号名影响设计频率,无语

原来叫addr8_c,频率还可以,改成addr4_c综合频率就降了20多M。后来又给它改了不少名字,综合频率各有升降,没看出啥规律。。。。……
来自 论坛2010-10-06 22:51

信号名影响设计频率,无语

今天终于遇上怪事了,只是修改设计中信号的名字,竟然修改前后的综合频率相差甚多,真无语~……
来自 论坛2010-09-23 14:59

RE: ise如何查看设计可达到的最高频率?

找到了,非常感谢!……
来自 论坛2010-09-22 22:38

如何设置结温?

用quantus II综合时给出如下告警: Warning: The high junction temperature operating condition is not s……
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