摘要：一种利用Verilog HDL设计CAM的方案，该方案以移位寄存器为核心，所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点，并在网络协处理器仿真中得到了……
Writing Efficient Testbenches
编写高效的测试设计（testbenches）
原文作者：Mujtaba Hamid
注：
一个设计的测试验……
摘要：介绍了以EDA技术作为开发手段的智能拨号报警系统的实现。本系统基于VHDL语言，采用FPGA作为控制核心，实现了远程防盗报警。该报警器具有体积小、可靠性高、灵活性强等特点。 ……
摘要：给出了一个利用格雷码对地址编码的羿步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。
关键词：FIFO 双口RAM 格雷码 VHDL
FI……
摘要：以离心机定时顺序控制器的设计为例，阐述了用VHDL设计有限状态机的方法，讨论了如何消除状态机输出信号的“毛刺”。
关键词：VHDL 状态机 EDA 离心机 毛刺 ……
本章讲述在Verilog HDL中编写表达式的基础。 表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用。4.1 操作数 操作数可以是以下类型中的一种：……
本章讲述Verilog HDL为门级电路建模的能力，包括可以使用的内置基本门和如何使用它们来进行硬件描述。5.1 内置基本门 Verilog HDL中提供下列内置基本门： 1……
本章提供HDL语言的速成指南。2.1 模块 模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门……
本章介绍Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外，本章还介绍了Verilog硬件描述语言中的两种数据类型。3.1……
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统……
